從行動電子產品到網路共享伺服器(tethered servers)，以及網絡設備，控制功耗成為增加功能的主要限制。而供應電壓又是決定功耗的重要因素。之前，CMOS的電源電壓隨著元件尺寸縮小而穩定下降，在130奈米技術節點上已降至大約1.0V。然而當技術節點已縮小至28奈米時，電源電壓卻沒有隨之進一步降低。電源供應電壓降低的最大障礙是嵌入式的SRAM模塊的最低工作電壓。

結合SuVolta PowerShrink™平台要素之一的Deeply Depleted Channel™ (DDC)電晶體技術，與富士通半導體的精密技術，兩家公司已經証實透過將CMOS電晶體臨界電壓 (VT) 的波動降低一半，576Kb的SRAM可在0.4V附近正常工作。該項技術與現有設施搭配良好，包括既有的系統單晶片(SoC)設計布局，設計架構如基體偏壓控制，及製造工具。

背景資料
遵循比例定律，在130奈米技術節點上CMOS電源供應電壓逐步降低至大約1.0V。然而儘管技術已由130奈米繼續縮小至28奈米，電源電壓卻仍保持在1.0V左右的水平。由於動態功率與供應電壓的平方成正比，功耗已成為CMOS技術的主要問題。電壓降低止於130奈米節點的原因在於多處波動來源，包括隨機參雜變動 (RDF)。RDF是元件及過程波動的一種形式，由注入雜質濃度或電晶體通道內摻雜原子的擾動所引起。RDF會導致同一晶片上不同電晶體的臨界電壓 (VT) 出現偏差。

研究指出，ETSOI及Tri-Gate (FinFET技術) 兩種特殊結構可成功減小RDF。由於此兩種技術非常復雜，因此很難與現有設計級製造設施搭配。
SuVolta的DDC™電晶體
圖1為SuVolta的DDC™電晶體於富士通半導體之低功耗CMOS製程中的應用。電晶體截面穿透式電子顯微圖 (TEM) 顯示電晶體是在平面基體矽結構上製造而成。

降低SRAM最低運作電壓
對於大多數晶片而言，降低供應電壓的限制來自於SRAM。如圖2所示，富士通半導體與SuVolta展示了在低至0.425V電壓下仍然能正常運作的SRAM模塊。由於SRAM是降低供應電壓最大的挑戰，該項成果意味著DDC將可讓多種以CMOS為基礎的電路於大約0.4V電壓下運作。
圖2顯示了576k SRAM宏模塊在不同電壓下的良率。良率由所有位元都通過的宏模塊數目計算而得。

總結與未來計劃
DDC電晶體的製程已經成功建立，其所製造的DDC電晶體顯示VT波動比基準流程改善了50%，同時產出於0.425V電壓下仍能運作的SRAM。此充分証明了DDC電晶體有能力將供應電壓降低至0.4V左右。

富士通半導體計畫將發展該項技術，以因應顧客於消費性電子產品、行動裝置及其他領域對於低功耗/低電壓運行之需求。

關於富士通半導體有限公司
富士通半導體從事半導體設計、製造及銷售事業，提供高度可靠的最佳解決方案與支援服務，以滿足客戶的各種需求。產品與服務包括微控制器、ASIC、ASSP 及電源管理 IC，在行動運算、生態、汽車、影像、安全、及高效能應用方面擁有廣泛的專業技術。富士通半導體亦致力於推動電源效率及環保活動。富士通半導體(原名富士通微電子有限公司)總部設於日本橫濱，於 2008 年 3 月 21 日成為富士通集團的子公司。富士通半導體透過其全球銷售及開發網絡，並於日本及亞洲、歐洲及美洲各地設立據點，為全球市場提供半導體解決方案。如需詳細資訊，請瀏覽：http://jp.fujitsu.com/fsl/en/。

 
關於 SuVolta, Inc.
SuVolta, Inc. 位於矽谷且擁有世界級工程師和科學家的團隊成員，具有歷史悠久的技術開發和創新以提升可微缩半導體業發展。公司投資者包括領導市場的創投公司 Kleiner Perkins Caufield & Byers (KPCB)、August Capital 及 NEA。詳細資訊請瀏覽：www.suvolta.com

- 新聞稿有效日期，至2012/01/09為止

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