目前已有超過2,500家客戶接受過UltraFast設計方法的訓練，另外UltraFast設計方法教學影片也有30,000次觀看次數，賽靈思將持續提升此設計方法的知名度和採用度，以增加系統設計師的生產力。設計團隊運用UltraFast設計方法，相較於沒有使用UltraFast設計方法的設計專案，可將設計時間從數月縮短到數週即可完成。

現在全新第二版本的 Vivado設計套件中的 UltraFast設計方法可支援28奈米的7系列和20奈米的UltraScale™元件。UltraScale架構在全面可編程架構的基礎上採用先進的ASIC技術，實現數百 Gbps的系統級效能，並以全線速支援智慧型處理技術，可擴充至terabit級和 teraflop級浮點運算技術。新款設計方法也內含了使用Cadence、Mentor Graphics和Synopsys流程的高階合成、部分重新配置和驗證作業。

加強工具功能

用UltraFast設計方法是提升生產力的最佳作法，關鍵在於能否用正確的方法來約束設計以達到快速的時序收歛。Vivado設計套件2014.1版可透過全新互動式的時序約束精靈自動加入正確的建置約束條件。精靈套件內的智慧型功能會要求Vivado設計資料庫取得時脈結構和通常來自IP再用而產生的約束條件，然後會引導使用者用正確的方法對設計的其他部分加以約束。

Vivado設計套件2014.1版還配套推出全新的Xilinx Tcl Store，可讓設計社群自由發布和分享能發揮有用功能及提升生產力的描述指令。在Vivado整合式設計環境中即可使用這個工具指命語言 (Tcl) 線上商店，並能提供一個開放原始碼庫，讓設計人員可以使用能夠發揮Vivado設計套件核心功能的描述指令，也可讓設計工具專家分享提升大型使用者社群作業效率的程式碼。Tcl應用程式從即日起上市，可提供客製化報告、分析、最佳化功能、工具流程控管和各種設計變更。

Vivado高階合成

當Vivado高階合成法 (HLS)用於現今各種無線通訊、醫療、國防和消費性應用的先進演算法中，以加速IP建置，可讓C、C++和System C規格在不需手動建置RTL的情況下，直接用於XilinxR All Programmable元件。Vivado IPI ( Vivado IP Integrator) 和Vivado HLS的結合可有效降低各種開發成本，其成本相較於採用RTL方法可降低15倍。

隨著Vivado設計套件2014.1版的推出，Vivado HLS現在可提供初期的OpenCL核心支援。OpenCL可為編寫用於異質平台的核心提供架構和程式語言，現在可以順利轉換成Xilinx All Programmable元件中的IP。此外，這個版本的Vivado設計套件可藉由全新的線性代數函式庫將Vivado HLS的用途延伸至各種訊號處理應用，可快速建置C/C++演算法的IP，其中需要丘列斯基(矩陣)分解 (Cholesky decomposition)、奇異值分解(SVD) 、QR因式分解和陣矩乘法等多項功能。

供貨時程　

即日起，使用者可從www.xilinx.com/download下載Vivado設計套件 2014.1版，所有賽靈思 SDK(軟體設計工具)和賽靈思IP軟體相關更新請參考相關發布說明。另可註冊觀看Vivado設計套件的線上訓練課程，運用UltraFast 設計方法 和 Vivado設計套件的目標參考設計馬上提升設計生產力。

關於賽靈思
賽靈思公司 (Xilinx, Inc.；NASDAQ：XLNX) 是全球 All Programmable FPGA、SoC與 3D ICs 的領導廠商。這些業界領先的元件與其新一代設計環境和IP相結合，將能滿足客戶對於可編程邏輯系統整合的多元需求。欲瞭解更多賽靈思公司資訊，請瀏覽www.xilinx.com網站。

- 新聞稿有效日期，至2014/05/17為止

上一篇：評價熱烈學承電腦補習班104獎助金專案獲肯定
下一篇：戴爾企業解決方案再添生力軍　佈局亞太區市場