《數位之牆》=政府補助=CMOS積體電路靜電放電防護設計(ESD)~9/30即將開課~

	回到首頁
		個人．家庭．數位化 - 數位之牆

關於本站

1996(2)

產業動態	=政府補助=CMOS積體電路靜電放電防護設計(ESD)~9/30即將開課~

台大慶齡工業研究中心

本新聞稿發佈於2006/09/06，由發布之企業承擔內容之立場與責任，與本站無關

台大電機系李泰成教授精心規劃 + 業界菁英講授靜電放電(Electrostatic Discharge, ESD)是造成大多數的電子元件或電子系統受到過度電性應力(Electrical Overstress, EOS)破壞的主要因素。這種破壞會導致半導體元件以及電腦系統等，形成一種永久性的毀壞，因而影響積體電路 (Integrated Circuits, IＣs)的電路功能，而使得電子產品工作不正常。

■ 發布／輪播新聞稿

新聞稿直達14萬電子報訂戶刊登新聞稿：按此

而靜電放電破壞的產生，多是由於人為因素所形成，但又很難避免。電子元件或系統在製造、生產、組裝、測試、存放、搬運等的過程中，靜電會累積在人體、儀器、儲放設備等之中，甚至在電子元件本身也會累積靜電，而人們在不知情的情況下，使這些物體相互接觸，因而形了一放電路徑，使得電子元件或系統遭到靜電放電的肆虐。
　　如何才能避免靜電放電的危害呢？除了加強工作場所對靜電累積的控制之外，必須在電子產品中加入具有防患靜電放電破壞的裝置。首先必需考量這額外裝置的效能，如何處理才能達到有效防護的功用。而這裝置應放在何處？以及在工業上的大量應用中，如何才是最省成本的設計方式？這些問題都應一一處理及考慮。
　　在防護裝置的設計上，從加強積體電路本身對靜電放電的耐受能力上著手，可以解決晶片包裝後，組裝、測試、存放、搬運等所遭遇到大多數靜電放電的問題。目前半導體積體電路以互補式金氧半導體(CMOS)技術為主，因此，本課程完整介紹在積體電路設計過程中，各種解決靜電放電問題的基本方法。如何加強ESD的防護設計，以提升積體電路之ESD耐受度。

課程大綱..............................................................................

1. Introduction to ESD (Electrostatic Discharge).
2. Industrial Standards on ESD Events.
3. ESD Testing on IC Products.
4. Design Concepts of On-Chip ESD Protection.
5. Process Issues on ESD Robustness of CMOS IC.
6. Device Issues on ESD Robustness of CMOS IC.
7. Layout Issues on ESD Robustness of CMOS IC. 8. Circuit Issues on ESD Robustness of CMOS IC.
9. Whole-Chip ESD Protection Scheme.
10. ESD Protection Design for Mixed-Voltage and High-Speed I/Os.
11. Latchup Prevention in CMOS IC.
12. Case Study.

參加對象..............................................................................

晶片系統產業、系統廠商之產品佈局開發與半導體相關者、與從事與半導體產業相關事務者（如產業分析、專利與智財分析、專案管理等）在職人才。

報名方式..............................................................................

1. 線上報名：網址：http://www.tl.ntu.edu.tw

2. 電話報名：02-23628136 或 02-23693661 轉分機46 張小姐

3. 通訊報名：請填妥報名表寄至：106台北市基隆路三段130號張小姐收

4. 傳真報名：02-23632090 張小姐收

- 新聞稿有效日期，至2006/09/30為止

聯絡人　：張小姐
聯絡電話：02-23628136#46
電子郵件：dorothy@tl.ntu.edu.tw

上一篇：資策會「行動加值服務精修班」，結合數位內容，開創企業新契機！
下一篇：=政府補助=高等類比積體電路及混合信號電路設計~9/30即將開課~

搜尋本站