經強化後的Design Compiler® 圖像合成與IC Compiler™ II佈局繞線工具可協助設計人員充分利用台積公司5奈米FinFET製程，並支援先進通路銅柱實作、multi-bit flip-flop （MBFF) banking/debanking 和漏電功耗（leakage power）的最佳化。PrimeTime®時序分析也經過強化，能支援跨單元（cross-cell）佈局限制以及時序導向（timing-driven）實體察覺（physically-aware）的靜態時序分析（static timing analysis，STA）之工程指令變更（engineering change orders，ECO）。透過與台積公司的密切合作，可以確保在5奈米EUV的各種功能（enablement features）從佈局繞線到時序與實體簽核，都能達到全流程關聯（full-flow correlation）。

台積公司設計建構管理處資深處長Suk Lee表示：「我們與新思科技持續合作，以及在5奈米FinFET製程技術初期的客戶參與，令我們可以提供以協助雙方客戶快速將創新產品推向市場的平台解決方案。新思科技的設計平台通過認證，讓雙方客戶的設計得以在生產就緒的5奈米EUV-enabled製程技術中實現。」

新思科技設計事業部聯席總經理Sassine Ghazi說道：「我們與台積公司就業界領先的5奈米FinFET製程進行合作，讓客戶能利用具備高度差異化的新思科技數位與客製化設計平台，著手進行越來越複雜的SoC的設計。雙方的合作讓設計人員受惠於先進EUV製程在功耗、效能及面積的精進表現，同時加速差異化SoC產品的上市時程。」

應用於台積公司5奈米技術製程的新思科技技術檔案已可透過台積公司取得。通過台積公司之5奈米FinFET製程EUV微影（lithography）技術認證的、新思科技設計平台主要產品功能包括：

•IC Compiler II佈局繞線：全自動、支援全著色（full-color）繞線與萃取以及經擴充的通路銅柱自動化。包含先進的腳連接建模（advanced pin-access modeling）等新一代佈局與合法化（legalization）技術的佈署，能支援單元足跡收縮（cell footprint shrink）並達成高設計運用。
•PrimeTime 時序簽核： 針對低功耗與強化的ECO技術，提供先進的變異建模（variation modeling），以支援新實體設計規則。
• PrimeTime PX 功耗簽核： 先進的功耗建模（power modeling）能準確地分析超高密度標準元件設計的漏電效應。
•StarRC™萃取簽核： 先進建模可處理複雜的5奈米裝置，而通用技術文件可確保從合成、佈局繞線到簽核的寄生萃取（parasitic extraction）一致性。
•IC Validator 實體簽核： 直接開發合格的DRC、LVS及填充程序執行檔（fill runset）。DRC程序執行檔在台積公司發佈設計規則的同一時間一併釋出。
•HSPICE®、CustomSim™和FineSim® 模擬解決方案： 具備支援蒙特卡羅法（Monte Carlo）的FinFET裝置建模，並針對類比、邏輯、高頻率及SRAM設計提供準確的電路模擬結果。
• CustomSim 可靠度分析： 用於5奈米EM規則的精確動態電晶體層級IR/EM分析。
• Custom Compiler™客製化設計：支援5奈米設計規則、著色流程、多軌區域（poly track region）及新的MEOL連結要求。
• NanoTime 客製化時序簽核： 為5奈米裝置帶來執行時間的優化、為FinFET堆疊（stack）提供POCV分析，並為客製化邏輯、宏單元（macro）與嵌入式SRAM提供強化的訊號完整性分析。
• ESP-CV 客製化功能驗證：為SRAM、宏單元及元件庫單元（library cell）設計進行電晶體層級（transistor-level）的符號等效性（symbolic equivalence）檢查。

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新思科技是專為開發電子產品及軟體應用的創新公司，也是提供「矽晶到軟體（Silicon to Software™）」解決方案的最佳合作夥伴。身為全球第15大的軟體公司，新思科技長期以來是全球電子設計自動化（EDA）和半導體IP領域的領導者，並發展成為提供軟體品質及安全測試的領導廠商。不論是針對開發先進半導體系統單晶片（SoC）的設計工程師，或正在撰寫應用程式且要求高品質及安全性的軟體開發工程師，新思科技都能提供所需的解決方案，以協助工程師完成創新、高品質並兼具安全性的產品。更多詳情請造訪：http://www.synopsys.com。

- 新聞稿有效日期，至2019/06/07為止

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