隨著市場對於更小巧、更節能和更高效能的 IC 需求日益提升，IC 設計界也面臨著嚴苛挑戰。下一代元件正傾向於採用複雜的 2.5D 和 3D 架構，以垂直（3D IC）或並排（2.5D）方式連接多個晶粒，使其能夠作為單一元件運作。但是，這種做法為晶片測試帶來巨大的挑戰，因為大部分傳統的測試方法都是基於常規的 2D 流程。

為了解決這些挑戰，西門子推出 Tessent Multi-die——一款全面的 DFT 自動化解決方案，應用於與 2.5D 及 3D IC 設計相關複雜度 DFT 任務。這款全新的解決方案能夠與西門子 Tessent™ TestKompress™ Streaming Scan Network 軟體和 Tessent™ IJTAG 軟體搭配使用，可最佳化每個區塊的 DFT 測試資源，而無須擔心對於其他設計造成影響，從而簡化了 2.5D 及 3D IC的 DFT 任務。現在，IC 設計團隊只要使用 Tessent Multi-die 軟體，就能快速開發出符合 IEEE 1838 規範的 2.5D 和 3D 架構硬體。

西門子數位化工業軟體副總裁兼 Tessent 業務單位總經理 Ankur Gupta 表示：「在 2.5D 和 3D 元件中採用高密度封裝晶粒的設計需求正快速增長，IC 設計公司也面臨著急劇加增的 IC 測試複雜難度。透過西門子最新的 Tessent Multi-die 解決方案，我們的客戶能夠為未來的設計做好充分準備，同時大幅減少 DFT 工作量，降低當前製造測試成本。」

除了支援 2.5D 及 3D IC 設計的全面測試之外，Tessent Multi-die 解決方案還可以產生 die-to-die 間的連線測試向量，並使用邊界掃描描述語言（BSDL）執行封裝層級測試。另外，Tessent Multi-die 解決方案還能利用西門子 Tessent TestKompress Streaming Scan Network 軟體的封包資料遞送能力，支援彈性平行埠（FPP）技術的整合。於 2020 年推出的 Tessent TestKompress Streaming Scan Network 將核心級 DFT 需求從晶片級的測試交付資源中分離出來，使用真實、有效且自下而上的流程來實現 DFT，從而顯著簡化 DFT 規劃和實作，同時將測試時間縮短 4 倍。

Pedestal Research 研究總監兼總裁 Laurie Balch 指出：「隨著時間的推移，傳統的 2D IC 設計方法將遇到的各種限制，越來越多的設計團隊開始利用 2.5D 及 3D IC 架構，以滿足其在功耗、效能及晶片尺寸等方面的要求。在新設計案中部署這些高級方案的首要步驟就是制定 DFT 策略，以應對複雜架構帶來的種種挑戰，從而避免成本的增加或者拖累產品上市時間。透過持續發展 DFT 技術，滿足多維度設計需求，EDA 廠商將進一步推動 2.5D 及 3D 架構在全球範圍内的應用。」

如欲進一步瞭解西門子全新的 Tessent Multi-die 解決方案的資訊，請參閱：https://eda.sw.siemens.com/en-US/ic/tessent/test/multi-die/

- 新聞稿有效日期，至2022/11/16為止

上一篇：Pattern發布中國跨境報告 天貓國際為中國消費者最喜愛跨境平台
下一篇：生物技術領域網絡研討會：市場趨勢、優先事項、預測和 FDA 批准途徑